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5レベルのページングをサポートするCPUは、57ビットの長いアドレスバスを実装しますか？ [閉鎖]

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5レベルのページングをサポートするCPUは、57ビットの長いアドレスバスを実装しますか？ [閉鎖]

データバスサイズは64ビットですが、最新のAMD64準拠CPUのアドレスバスサイズはしばらく48ビットでした。これは48ビット長の仮想メモリアドレスを受け入れ、アドレス指定可能な最大仮想メモリは2^48 => 256TBです。

Intelは、Ice Lake CPUアーキテクチャの後、CPUは57ビット長の仮想メモリアドレスを使用して5レベルのページングをサポートすると述べました。 LinuxはKernel 4.14 [2]からこれをサポートしています。

これは、57ビットの長い仮想メモリアドレスで5レベルのページングをサポートするCPUが57ビットの長いアドレスバスを実装することを意味しますか？

私の質問の背景は、約10〜15年前に現代CPUのアドレスバスとデータバスのサイズを知ることは問題ではありませんでしたが、約10年後にはアドレスバスのサイズに関する情報を見つけるのは簡単ではありません。

[1]https://software.intel.com/content/www/us/en/develop/download/5-level-paging-and-5-level-ept-white-paper.html

[2]https://www.kernel.org/doc/html/latest/x86/x86_64/5level-paging.html

ベストアンサー1

いいえ、最大52ビットのアドレスバスを実装します。レベル 4 と 5 のページングについてはセクション 4.5 で説明します。インテル®64およびIA-32アーキテクチャーソフトウェア開発者ハンドブック、ボリューム3A:

レベル5ページングは​​、57ビットリニアアドレスを52ビット物理アドレスに変換します。

私が知っている限り、現在Intel CPUはソケットあたり最大6TiB RAMをサポートしています（例を参照）。8362）、２ ４３未満。したがって、アドレスバスが物理メモリを超える場合でも、CPUのアドレスパッド数は52（ソケット4189）未満です。

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